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痞子衡嵌入式：理解i.MXRT中FlexSPI外設lookupTable裡設定存取行列混合定址Memory的引數值

2022-09-17 18:01:13

　　大家好，我是痞子衡，是正經搞技術的痞子。今天痞子衡給大家介紹的是i.MXRT中FlexSPI外設lookupTable裡設定存取行列混合定址Memory的引數值。

　　關於 FlexSPI 外設的 lookupTable，痞子衡之前寫過一篇非常詳細的文章 《從頭開始認識i.MXRT啟動頭FDCB裡的lookupTable》，這篇文章幾乎可以幫助解決所有序列 QuadSPI NOR Flash（四線） 以及 Octal Flash（八線）的讀時序設定問題，因為這些 Flash 都只用單一行地址（Row Addr）來定址。

　　但是市面上也有一些特殊的記憶體（比如八線 HyperBus Flash/RAM， OctalRAM 等）採用了行列混合定址方式，對於這類記憶體，我們在 FlexSPI 裡設定讀時序，尤其是讀時序裡的地址序列引數值時需要稍微注意一下，今天痞子衡就來聊聊這個話題：

一、FlexSPI外設關於行列地址Memory支援

　　先來看 FlexSPI 外設是如何支援行列混合定址記憶體的，在 FLSHxxCR1 暫存器裡有 CAS 控制位，這裡設定得即是記憶體列地址（Column Addr）位寬。對於不支援列地址的記憶體，CAS 需要被設定為 0；如果記憶體支援列地址，那麼 CAS 需要根據記憶體實際情況來設定。

　　如果 FLSHxxCR1[CAS] 位不為 0 ，那麼 FlexSPI 外設在傳輸時序裡會拆分實際對映 Flash Address （即記憶體自身偏移地址） 為行地址 FA[31:CAS] 和列地址 [CAS-1:0] 來分別傳輸。

　　在最終 lookupTable 裡我們可以用這樣的時序設定來實現記憶體的讀存取，這裡 RADDR_DDR 子序列即傳輸行地址，CADDR_DDR 子序列即傳輸列地址（注：如下範例是在 FLSHxxCR1[CAS] = 3 的設定下）。

　　看到這裡，似乎已經把 FlexSPI 對於行列地址 Memory 的支援講完了。但是我相信你還是會有疑問，上面序列表裡 RADDR_DDR 和 CADDR_DDR 具體引數值設定似乎沒有講清楚，為什麼行列地址加起來位寬是 0x18 + 0x10 一共 40bit （一般 Memory 行列地址總位寬也就 32 bit）？並且明明 CAS 值只是 3，為何 CADDR_DDR 裡設成 0x10 也行？

　　是的，這裡需要再詳細展開，首先我們要明白一點，因為 FlexSPI 連線得是八線 Memory，在實際匯流排上行、列地址傳輸位一定都是 8bits 的整數倍，如果 RADDR/CADDR_DDR 引數值設定得不是 8bits 的整數倍，不足 8bits 的部分，FlexSPI 會自動在低位插入相應保留位（即下圖低保留bits，這些保留位的值是什麼不確定，對 FlexSPI 來說也不在乎），然後在 RADDR/CADDR_DDR 設定的引數值範圍內，如果對應 Memory 實際行、列地址位寬小於引數值，超出實際行、列地址的部分會被 FlexSPI 自動填入 0 值（即下圖高0填充bits）。

二、常見行列混合地址Memory讀設定範例

　　大部分 HyperBus Flash/RAM 在行、列地址設計上是一樣的，痞子衡羅列了市面上常見的型號如下，我們就以 MIMXRT1050-EVKB 板卡上那顆 S26KS512 為例來介紹。

1. ISSI 出品的 IS26KSxxx 系列 HyperFlash
2. ISSI 出品的 IS66/67WVH 系列 HyperRAM
3. Cypress/Infineon 出品的 S26KSxxx 系列 HyperFlash
4. Cypress/Infineon 出品的 S80KSxxx 系列 HyperRAM
5. Winbond 出品的 W957D8、W959D8 系列 HyperRAM

　　我們在 S26KS512 手冊裡可以找到如下讀時序圖，主要關注時序最前面 48bits 的 Command-Address 序列，在手冊 Command / Address Bit Assignments 表裡有這 48bits 的詳細定義，其中 CA[37:16] 是行地址與高位列地址，CA[2:0] 是低位列地址。

　　再來看 \SDK_2_12_0_EVKB-IMXRT1050\boards\evkbimxrt1050\driver_examples\flexspi\hyper_flash\polling_transfer 例程裡的如下 lookupTable，RADDR_DDR 引數值是 0x18，CADDR_DDR 引數值是 0x10，根據上一節的分析，RADDR_DDR 裡的高 2bits 會被 FlexSPI 設為 0（RADDR[21:0] 用於傳輸 CA[37:16]）。因為 CAS = 3，所以 CADDR_DDR 裡的高 13bits 也會被 FlexSPI 設為 0（CADDR[2:0] 用於傳輸 CA[2:0]），這是符合 S26KS512 手冊時序定義的。

flexspi_device_config_t deviceconfig = {
    .columnspace          = 3,
    .enableWordAddress    = true,
};

const uint32_t customLUT[CUSTOM_LUT_LENGTH] = {
    /* Read Data */
    [0] = FLEXSPI_LUT_SEQ(kFLEXSPI_Command_DDR,       kFLEXSPI_8PAD, 0xA0, kFLEXSPI_Command_RADDR_DDR, kFLEXSPI_8PAD, 0x18),
    [1] = FLEXSPI_LUT_SEQ(kFLEXSPI_Command_CADDR_DDR, kFLEXSPI_8PAD, 0x10, kFLEXSPI_Command_READ_DDR,  kFLEXSPI_8PAD, 0x04),
};

三、特殊行列混合地址Memory讀設定範例

　　最近我們在支援客戶的過程中也發現了一些 Memory 有著不一樣的行、列地址設計，比如如下這顆 IS66WVO OctalRAM。從手冊裡找到其 Command / Address bit assignment 表裡 48bits 的定義。與上一節 HyperBus Flash/RAM 不一樣的是，其高位列地址並不是在 8bits 對齊處出現的。

1. ISSI 出品的 IS66/67WVO 系列 OctalRAM

　　對於 IS66WVO 這樣的行、列地址設計，我們在 lookupTable 裡該如何填入 RADDR/CADDR_DDR 引數值呢？首先 CAS 設為 4，CADDR_DDR 設為 0x08 可以解決 CA[3:0] 傳輸問題。現在的重點是 RADDR_DDR 引數值，總共 24bits 傳輸位，低位還需要留 2 個保留位，所以 RADDR_DDR 僅能被設為 0x16（RADDR[20:2]用於傳輸 RA[12:0] + CA[9:4]），即如下面程式碼：

flexspi_device_config_t deviceconfig = {
    .columnspace          = 4,
    .enableWordAddress    = false,
};

const uint32_t customLUT[CUSTOM_LUT_LENGTH] = {
    /* Read Data with continuous burst Sequence in DDR command mode */
    [0] = FLEXSPI_LUT_SEQ(kFLEXSPI_Command_DDR,       kFLEXSPI_8PAD, 0xA0, kFLEXSPI_Command_DDR,       kFLEXSPI_8PAD, 0x00),
    [1] = FLEXSPI_LUT_SEQ(kFLEXSPI_Command_RADDR_DDR, kFLEXSPI_8PAD, 0x16, kFLEXSPI_Command_CADDR_DDR, kFLEXSPI_8PAD, 0x08),
    [2] = FLEXSPI_LUT_SEQ(kFLEXSPI_Command_DUMMY_DDR, kFLEXSPI_8PAD, 0x1E, kFLEXSPI_Command_READ_DDR,  kFLEXSPI_8PAD, 0x04),
};

　　至此，i.MXRT中FlexSPI外設lookupTable裡設定存取行列混合定址Memory的引數值痞子衡便介紹完畢了，掌聲在哪裡~~~

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